DRAM，首次突破10nm

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三星电子正在突破 10 纳米 DRAM 的瓶颈。

三星电子已生产出全球首颗个位数纳米级DRAM工作芯片。据报道，该公司计划根据该工作芯片调整工艺条件，以迅速提高良率。

据业内人士24日透露，三星电子上月采用10a工艺生产晶圆后，在进行芯片特性检测过程中，确认了一颗工作芯片。这是4F2单元结构和垂直沟道晶体管（VCT）工艺的首次应用成果。

DRAM 行业将 10 纳米工艺的各代产品按 1x、1y、1z、1a、1b、1c 和 1d 的顺序命名。10a 是 1d 之后的下一代产品，也是第一个低于 10 纳米的制程节点。专家分析认为，实际电路线宽在 9.5 至 9.7 纳米之间。

工作芯片是指从晶圆上切割下来的、能够按照设计运行的芯片。在研发阶段，工作芯片的出现被视为设计和工艺方向一致的标志。随后，需要开展后续工作，例如确保良率和验证可靠性。

三星电子计划今年完成采用该结构的10a DRAM的研发，明年进行质量测试，并于2028年投入量产。据悉，三星电子计划在10a、10b和10c三代产品中采用4F Square和VCT结构。从10d开始，该公司将过渡到3D DRAM。

一位业内人士表示：“据我了解，三星电子由于担心10a工艺可能失败，已经组建了一个独立的团队，利用现有方法设计下一代DRAM。然而，现在已经生产出可用的芯片，采用该技术的研发和量产将会加速推进。”

失败风险高的原因是应用了名为 4F Square 和 VCT 的新技术。

此前，DRAM 单元的面积为 6F2。采用 10a 技术后，面积缩小至 4F2。6F2结构为矩形，每个单元的尺寸为 3F x 2F（面积 = 6F2）。4F 正方形结构为正方形，每边长均为 2F（面积 = 4F2）。理论上，采用 4F2结构可以在相同芯片尺寸内封装多 30% 至 50% 的单元。这在容量、速度和功耗方面都具有优势。

挑战在于如何在缩小的单元面积上布置栅极、沟道和电容器。为了解决这个问题，三星电子推出了VCT技术。VCT是一种将存储电荷的电容器置于晶体管上方的结构。此前，晶体管和电容器各自占据一个单元面积。据报道，三星还将推出PUC（Periphery Under Cell，外围单元下封装）技术，该技术涉及将之前放置在单元周围的各种外围电路（例如传感放大器、测试电路、时序控制器和稳压器）加工到单独的晶圆上，然后使用晶圆间混合键合技术将它们连接到单元上。

随着VCT技术应用于4F Square，其核心材料也发生了变化。三星电子将沟道材料从硅改为铟镓锌氧化物（IGZO）。沟道是晶体管中电流流动的路径。使用IGZO是为了抑制窄化单元中的漏电流，并确保数据保持特性。

字线材料是液态的。字线是DRAM运行期间选择存储单元的线路。三星电子最初的计划是用钼(Mo)取代现有的氮化钛(TiN)。钼电阻低，且沉积过程中无需辅助膜，因此在相同线宽下可以实现更宽的电流路径。然而，钼具有很强的腐蚀性，并且在室温下保持固态，这需要对气体供应设备和管道进行改造才能实现大规模生产。此外，工艺控制也较为困难。因此，最近再次提出了扩大氮化钛使用范围的方案。两种方案最终采用的可能性各占一半。

一位业内人士解释说：“VCT横向堆叠的结构就是3D DRAM，三星电子已经有效地奠定了技术基础。”他还补充道：“美光和中国DRAM制造商计划跳过4F2和VCT，直接进入3D DRAM阶段。”

美光计划尽可能长时间地沿用现有设计。中国DRAM制造商无法进口极紫外（EUV）光刻设备，因此在目前情况下很难通过任何手段来缩小线宽。然而，他们认为如果DRAM像3D NAND闪存一样实现3D化，即使使用传统的光刻设备也能生产出先进的产品，因此正在积极研发3D DRAM。

据报道，SK海力士计划将4F Square和VCT技术应用于10b节点，而不是10a节点。